中国电子科技集团公司第五十四研究所;
为降低射频收发芯片测试成本,在量产测试时需要尽可能提高芯片并行测试的数量。但是由于测试系统硬件限制,当并行测试的芯片数量>4时,测试系统通常实现不了完全意义上的并行测试。通过测试电路板的设计、测试程序的开发和测试程序的调试与优化,对射频测试技术进行了深入研究,提出了一种兼顾板级元件和V93000测试系统软/硬件特点的方法,使测试系统实现近乎全并行状态,采用此方法进行RF射频收发芯片测试,可有效地提高测试效率MSE并降低测试成本。
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[1]WEIMER J.图形测试:多工位模拟和混合信号器件并行测试效率的关键[J].中国集成电路,2011,140(1):60-65.
[2]WEIMER J.使用Multi-Sector技术提高混合信号芯片的并行测试效率[J].中国集成电路,2011,145(6):76-79.
[3]郭文刚,郗洪杰.阵列系统中多端口网络噪声系数测试分析[J].无线电工程,2011,41(3):59-61.
[4]王智,陈宝林.基于VEE的射频模块自动测试系统设计[J].无线电工程,2014,44(6):77-80.
[5]陶新萱,廖海涛.Verigy 93000中直流参数的并行测试方法[J].中国集成电路,2011,145(6):80-83.
[6]裴颂伟,李兆麟,李圣龙,等.基于V93000的So C中端口非测试复用的ADC和DAC IP核性能测试方案[J].电子学报,2013,7(7):1 358-1 364.
[7]陶新萱.Verigy 93000 So C测试系统及测试中偏置电流的实现[J].电子工业专用设备,2011,192(1):4-6.
[8]马康健,秦丹阳.多端口射频开关矩阵控制测试系统[J].无线电通信技术,2013,39(3):57-60.
基本信息:
DOI：
中图分类号:TN407
引用信息:
[1]王志平,季晓燕.一种半并行多芯片测试方法[J].无线电工程,2015,45(08):83-86.
基金信息: